突破光罩尺寸限制、異質整合再進化:台積系統級晶圓 SoW 是什麼?

作者 | 發布日期 2024 年 05 月 08 日 8:00 | 分類 半導體 , 封裝測試 , 晶圓 line share follow us in feedly line share
突破光罩尺寸限制、異質整合再進化:台積系統級晶圓 SoW 是什麼?


台積電業務開發資深副總裁張曉強(Kevin Zhang)於 2024 年北美技術論壇談到多項最新技術,震撼業界。隨著晶片微縮難度增加,台積電增加火力發展先進封裝,提出「系統級晶圓」(System on Wafer,SoW),在晶圓上放置更多電晶體,使每瓦效能將達數量級提升,這對台積電先進封裝生態又扮演什麼關鍵角色?

台積電董事長劉德音曾說過「現在 AI 晶片短缺,缺的不是晶片,而是缺 CoWoS 封裝產能」。為因應 AI 需求,台積電表示,客戶越來越趨向採用 CoWoS 搭配系統整合晶片(SoIC)及其他元件的做法,以實現系統級封裝(SiP)整合。

也因此,台積電針對系統級晶圓技術提供新選項,讓 12 吋晶圓能容納大量晶粒,提供更多運算能力,大幅減少資料中心的使用空間,並將每瓦效能提升好幾個數量級。

台積電 SoW 突破光罩尺寸極限,三年後運算能力提高 40 倍

過去數十年,晶片製造商主要透過縮小電晶體所占面積和互連規模,提高處理器上邏輯晶片密度,但這方法已逐漸不管用,因此業者逐漸轉向先進封裝,使用更多的矽來製造處理器。

然而,單一晶片的尺寸受限於曝光設備的處理極限,或者說是光罩尺寸極限(reticle limit),該極限目前為 800 平方公釐,所以若要在 GPU 中使用更多矽,就需要用兩個以上裸晶(Die)製作,而關鍵在於將這些裸晶連接,使訊號以極少能耗,從一個晶片快速傳遞至另一個晶片,宛如大晶片一樣。

台積電 SoW 能解決光罩尺寸極限和良率問題。從已測試邏輯裸晶開始,先盡可能減少缺陷。這些裸晶放在載體晶圓上,裸晶間空白點填補;接著再用 InFO 技術建構一層高密度互連層,連接邏輯晶片,目的是提高晶片間數據頻寬(bandwidth),使其如大型晶片運作。

▲ InFO-SoW 剖面圖。(Source:semanticscholar

目前首款 SoW 產品採用以邏輯晶片為主的整合型扇出(InFO)技術,另一個 CoWoS_SoW 晶片堆疊版本預計 2027 年量產,但目前不確定採用 CoWoS-R/L/S 哪種技術。據悉 CoWoS_SoW 預先測試的邏輯晶片、HBM 記憶體會透過高密度互連和矽穿孔(TSV)垂直貫穿,連接到矽基板。

從上方的台積電投影片看來,可能分為兩種技術選擇,2026 年即將推出的是 CoWoS(SoIC)先進封裝(即圖左二),計劃採用光罩尺寸達 5.5 倍,可採用 12 個 HBM 記憶體堆疊,以及容納更大基板,其基板尺寸達100×100mm,而經過封裝後面積(綠色處)也越來越大。

至於 SoW 技術(圖中上圓形處)是將系統及晶片整合放在矽晶圓上,圖中的方型灰塊是 SoIC 晶片連結 HBM 記憶體;黃色處是 I/O,即訊號的輸入與輸出。

業界人士透露,目前台積電 InFO 技術和 CoWoS 技術已並列為 2.5D 技術,以前定義是 InFO 密度較低、價格較便宜,但現在依據晶片與重布線層(RDL)的先後順序,可分為先晶片(Chip First)及後晶片(Chip Last)等兩類製程。其中,CoWoS-R 利用整合 InFO 技術,中介層使用 RDL 布線來連接小晶片之間,適合 HBM 和 SoC 整合。

也因此,業界人士表示 InFO_SoW 和 CoWoS_SoW 都是系統級晶圓封裝,台積電重點在「系統級」,即可放入更多 HBM 記憶體跟更多裸晶,而台積電有能力將這些晶片封裝在一起,形成一個系統,未來適合 AI 和自動駕駛應用;另一位業界人士透露,SoW 整片晶圓就是一個封裝(package)。

▲ Flip-Chip MCM 與 InFO_SoW 性能比較及剖面圖。(Source:semanticscholar

台積電首款 InFO_SoW 產品,即是特斯拉超級電腦自製晶片 Dojo,將提供高速運算客製化需求,且不需要額外 PCB 載板,就能將相關晶片整合散熱模組,加速生產流程。

另據業界說法,SoW 技術本身能實現異質整合,將不同製程、不同成本晶片進行整合,例如採用特殊製程 DRAM 或類比晶片,透過 SoW 技術將與邏輯晶片進行封裝。

▲ 台積電在其北美技術論壇中公開的Dojo晶片技術內涵。(Source:台積電)

(首圖來源:shutterstock)