神盾小金雞乾瞻科技 27 日將上興櫃，每股參考價 500 元搶攻 AI 與 Chiplet 商機 |
作者
Atkinson|發布日期
2026 年 05 月 26 日 8:00 |
|
Tag Archives: UCIe
突破物理極限的新救星？小晶片架構如何用十分之一能耗撐起 HPC 與 AI 算力 |
|
作者
TechNews 編輯台|發布日期
2026 年 02 月 23 日 7:40 |
|
隨著傳統晶片架構逐漸接近功率、熱量和空間的物理極限，一種新的架構正在出現，為高效能運算（HPC）提供潛在的前進道路。這種架構稱為小晶片（chiplet）架構，能以較低的成本提供更高的性能，並且能耗可降低至單一晶片處理器的十分之一。這些優勢使小晶片在未來的 HPC 和人工智慧（AI）工作負載中具有潛在的優勢。 繼續閱讀..
台積電 N3P 製程加持，Cadence 第三代通用小晶片互連 IP 解決方案完成投片 |
|
作者
Atkinson|發布日期
2025 年 12 月 23 日 7:30 |
|
人工智慧（AI）、高效能運算（HPC）以及大規模資料中心架構對運算能力的渴求達到前所未有的高度，半導體產業正加速向「小晶片」（Chiplet）設計轉型。半導體電子設計廠商 Cadence（益華電腦） 於近日正式宣布，第三代通用小晶片互連（Universal Chiplet Interconnect Express, UCIe）IP 解決方案已成功於台積電 N3P 先進製程技術完成投片（Tapeout）。這項里程碑不僅標誌著每通道速度達到業界領先的 64 Gbps，更為下一波 AI 創新奠定了堅實的硬體基礎。
華邦電加入 UCIe 產業聯盟，深耕發展 2.5D/3D 先進封裝產品 |
|
作者
Atkinson|發布日期
2023 年 02 月 16 日 7:50 |
|
記憶體廠華邦電 15 日宣布正式加入 UCIe（Universal Chiplet Interconnect Express）產業聯盟。結合自身豐富的先進封裝（2.5D/3D）經驗，華邦將積極參與 UCIe 產業聯盟，助力高性能 chiplet 介面標準的推廣與普及。UCIe 產業聯盟聯合了諸多領先企業，致力於推廣 UCIe 開放標準，以實現封裝內芯粒間（chiplet）的互連，構建一個開放的 Chiplet 生態系統，同時也將有助於 2.5D/3D 先進封裝產品的開發。
