GAA 技術才開始，英特爾、台積電已著手研發下一代 CFET 技術

外媒 eNewsEurope 報導，英特爾 (Intel) 和台積電將在國際電子元件會議 (IEDM) 公佈垂直堆疊式 (CFET) 場效電晶體進展，使 CFET 成為十年內最可能接替閘極全環電晶 (GAA) 電晶體的下一代先進製程。

CFET 場效電晶體將 n 和 p 兩種 MOS 元件堆疊在一起，以達成更高的密度。該項技術最初由比利時微電子研究中心 (IMEC) 於 2018 年所提出的。雖然，大多數早期研究以學術界為主，但英特爾和台積電等半導體企業現在已經開始這一領域的研發，藉此積極探索這種下一代先進電晶體技術。

英特爾表示，研究員建構一個單片 3D CFET，含三個 n-FET 奈米片，層疊在三個 p-FET 奈米片上，保持 30 奈米垂直間隙，取名為「採用電源通孔和直接背面元件觸點 60 奈米閘極間距堆疊式 CMOS 逆變器示範」，描述 60 奈米閘極間距利用 CFET 功能逆變器測試電路。採垂直分層雙電源漏外延和雙金屬閘極堆疊，結合 PowerVia 背後供電。

為了不被對手超越，台積電也會展示如何達成 CFET。此為客製邏輯晶片，有 48 奈米柵極間距，專注放在 p 型晶體管上的分層 n 型奈米片電晶體，擁有跨越六個等級的卓越開關電流比。

台積電 CFET 電晶體已證明耐用性超過 90% ，且成功通過測試。雖然台積電承認需要研究更多，才能充分利用 CFET 技術，但是實現 CFET 電晶體技術的關鍵。CFET 明顯轉變電晶體設計，允許垂直堆疊兩個電晶體安裝至一個電晶體面積內，增加電晶體密度，且不僅為提高空間使用提供解決方案，還促進更精簡 CMOS 邏輯電路佈局，有利提高設計效率。

CFET 既有結構可能會減少寄生效應，逐漸提高性能和功率效率。結合適應性設計與背面供電等創新，可簡化製程複雜性，使 CFET 成為電晶體領域願景。英特爾和台積電的努力，也突顯 CFET 技術對半導體產業未來的重要性。

(首圖來源：shutterstock)