處理器大廠英特爾(intel)27 日正式首次詳盡揭露製程與封裝技術最新藍圖,並宣布一系列半導體製程節點命名方式,為 2025 年之後產品注入動力。除首次發表全新電晶體架構 RibbonFET 外,尚有稱為 PowerVia 的業界首款背部供電方案。英特爾強調迅速轉往下一世代 EUV 工具的計畫,稱為高數值孔徑(High NA)EUV。英特爾有望獲得業界首款 High NA EUV 量產工具。
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IME 發表 4 層半導體層 3D 堆疊技術,可提升效能降低成本 |
| 作者 Atkinson|發布日期 2021 年 07 月 20 日 16:10 | 分類 IC 設計 , 封裝測試 , 晶片 |
半導體製程技術研發愈困難,想精進更先進製程已相當不容易。除了製程微縮這條路,要持續提升半導體晶片效能,3D 堆疊技術也為另一種選擇。外媒《TomsHardware》報導,微電子研究所 (Institute of Microeletronics,IME)研究人員表示達成技術突破,透過多達 4 個半導體層堆疊,提升半導體晶片效能。這技術與傳統的 2D 製造技術相較,不但可節省 50% 成本,還可用於未來及平台整合設計,如 CPU 和 GPU 甚至是記憶體整合,實現新一代 3D 晶片堆疊發展。



