半導體製程演進趨緩，3D 封裝是延續摩爾定律、提升 IC 運算效能的有效方法。3D 堆疊技術領域，IMEC（比利時微電子研究中心）以晶片不同分割位置定義四類 3D 整合技術，分別為 3D-SIP、3D-SIC、3D-SOC 與 3D-IC。延續上篇介紹的 3D-SIP 與 3D-SIC 堆疊，此篇著重另外兩類技術──3D-SOC 與 3D-IC。
3D-SOC
SOC 系統單晶片（System on Chip）是重新設計數個不同晶片，使全部用同樣製程製造、整合至「單一晶片」；3D-SOC 則將多個 SOC 晶片垂直堆疊。
▲ 將 2D 系統單晶片（2D-SOC）設計重新劃分為電路塊，並堆疊成 3D 系統單晶片（3D-SOC）。（Source：imec，下同）
IMEC 研究團隊在 IEEE 發表 3D-SOC 與晶背互聯論文，列舉 3D-SOC 技術優勢。技術旨在實現多晶片異質系統整合，透過巧妙劃分電路，顯著降低功耗、提升運算性能，較時下炙手可熱的小晶片（chiplet），3D-SOC 技術亦具競爭優勢。
IMEC 研發副總裁暨 3D 系統整合技術專案總監 Eric Beyne 特別提及：「小晶片概念涉及多個小晶片的獨立設計與製造，著名例子為高頻寬記憶體（HBM），將多個 DRAM 晶片堆疊，透過介面匯流排，堆疊晶片連接到處理器晶片，因此應用必須容忍延遲時間。有鑑於此，小晶片設計永遠無法在邏輯單元與一級和二級快取記憶體之間快速存取。」
話雖如此，3D-SOC 技術缺點也顯而易見，主要研發成本與時間較 3D-SIP 技術高許多。不過隨著 AIGC、AR / VR、8K 等應用逐漸開展，高速運算需求不斷走高，使晶片持續向高功效、低功耗、小尺寸發展，3D-SOC 技術也將在先進封裝領域保有一席之地。
晶背供電
晶片背面供電技術（backside power delivery network，BSPDN），為半導體製造工藝的關鍵技術，主要優勢包括更靈活的電路設計、更短的金屬線長、更高的晶片使用率。2D 系統單晶片（2D-SOC）經重新分層堆疊成 3D-SOC 後，原本兩面晶背會變成 3D-SOC 外側，此時能將這些「空出來」晶背用於訊號繞線，或為電晶體供電線路，有別傳統製程將繞線和電源線路設計在晶圓正面。過往晶背僅為載板使用，晶背供電（BSPDN）技術能為邏輯晶圓設計騰出更多空間，且根據模擬結果，晶背 PDN 傳輸效率比傳統正面 PDN 還高 7 倍之多，英特爾也宣布 20Å 和 18Å 製程導入此技術。
為了達成 BSPDN，需專用晶圓減薄製程（低至幾百奈米），結合奈米級矽穿孔（nTSV），以將背面電源連接到正面邏輯晶片；另一項 BSPDN 關鍵技術為埋入式電軌（BPR），是種微縮化技術，為埋於電晶體下的導線，一部分在矽基板內，另一部分在淺溝槽隔離氧化層。BPR 取代傳統製程標準單元下電源線與接地線，同時還能降低傳統標準單元寬度及減緩 IR 壓降問題。
▲ BSPDN 示意圖，晶片背面 PDN 金屬佈線利用 nTSV 連接到埋入式電軌（BPR），而訊號佈線的晶片背面（BS），使用 nTSV 連接到晶片正面（FS）的邏輯晶片。
3D-IC
最後一類 3D-IC，以全新 3D sequential技術（S3D）或 Monolithic 技術，垂直堆疊 n 型與 p 型兩種電晶體形成 CFET，能將兩顆電晶體堆疊，整合成一顆電晶體大小，不僅能顯著增加電晶體密度，還有助於精簡 CMOS 邏輯電路佈局，有利提高設計效率。
▲ n 型與 p 型兩種電晶體透過垂直整合形成 CFET。
然而，如何將每個極小的電晶體垂直整合及控制高速運算散熱問題，乃成為關鍵挑戰，各大廠至今仍然在發展階段，但此技術最大的優勢在於能夠達到最高的元件密度，以及最低的節點寬度，甚至不需要節點。預期在高速運算需求不斷攀升之際，3D-IC 技術將成為產業發展的焦點。
3D 堆疊引領全球半導體發展
IMEC 對 3D 堆疊描繪出世界半導體發展藍圖，旨在微縮接點間距與提升單位面積中的接點密度；然而，IMEC 也提到 3D 封裝發展技術發展並非如下圖由左至右時間軸解讀，畢竟沒有一種封裝技術可滿足所有需求。
隨著 AIGC、AR / VR、8K、5G 等應用急速發展，大量運算需求持續浮現，為了突破半導體製程瓶頸，世界各國都全力投入先進封裝研發，3D 堆疊無疑是摩爾定律的續命丹。
（首圖來源：Image by Freepik）
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