Tag Archives: SoIC

1 奈米先進製程落腳嘉義？台積電：不排除任何可能性
作者 |發布日期 2024 年 01 月 22 日 10:00 |
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分類 IC 設計 , 中國觀察 , 半導體

媒體報導，經多方評比後，晶圓代工龍頭台積電最終決定將下一階段 1 奈米先進製程工廠選址定在嘉義科學園區，總投資金額將達到新台幣兆元。對此，台積電表示，選擇設廠地點有諸多考量因素，台積電以台灣做為主要基地，不排除任何可能性，也持續與科學園區管理局合作評估合適的建廠用地。

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迎 AI、蘋果大單，傳台積 SoIC 明年產能跳增
作者 |發布日期 2023 年 11 月 20 日 12:45 |
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分類 半導體 , 國際貿易 , 晶片

NVIDIA 領軍的 AI 浪潮下，CoWoS 需求激增三倍，驅使台積電須全力擴充 CoWoS 產能，其在先進封裝的布局野心不僅如此。近期業界傳出，公司正大舉擴充 SoIC（系統整合單晶片）產能，2024 年月產能將從目前約 1,900 片，跳增至逾 3,000 片，且正向設備廠積極追單，可預期相關供應鏈 2024 年將有好光景。 繼續閱讀..

先進封裝大戰開打！三星 2024 年推 3D AI 晶片封裝「SAINT」
作者 |發布日期 2023 年 11 月 15 日 7:40 |
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分類 Samsung , 半導體 , 封裝測試

隨著半導體元件微縮製程逼近物理極限，允許將多個元件合併封裝成為單一電子元件，進而提升半導體效能的先進封裝技術便成為全新兵家必爭之地。對此，台積電（TSMC）、三星（Samsung）和英特爾（Intel）等製造大廠展開了激烈的競爭。 率先推出 3Dfabric 先進封裝平台的台積電取得絕對領先的地位。為了迎頭趕上，三星計劃明年推出「SAINT」先進 3D 晶片封裝技術。  繼續閱讀..

劉德音：AI 改變人類生活和工作，也為半導體帶來龐大商機
作者 |發布日期 2023 年 09 月 06 日 19:20 |
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分類 AI 人工智慧 , 半導體 , 封裝測試
檔名有中文勿用首圖

台積電董事長劉德音在 SEMICON Taiwan 2023 大師論壇演講時表示，十年內人工智慧（AI）會用於許多任務，如臉部辨識、語言翻譯、電影和商品推薦。再下個十年，AI 進步到另個層次，能「匯整合成知識」。生成式 AI 如 ChatGPT 會創作詩詞及藝術品、診斷疾病、撰寫報告和電腦代碼，甚至設計出積體電路類產品。AI 大大改變人類生活和工作，也為半導體產業帶來龐大商機。

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台積衝刺先進封裝，設備供應鏈取單各憑本事
作者 |發布日期 2023 年 07 月 31 日 12:05 |
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分類 半導體 , 封裝測試 , 晶圓

AI 趨勢銳不可當，晶圓代工龍頭台積電急迫擴充 CoWoS 產能，同時也全力衝刺業界最先進 3D 小晶片堆疊技術 SoIC（系統整合晶片封裝），並獲 AMD、蘋果兩大客戶青睞。市場看好台積電大舉拓展先進封裝版圖，幾年內產能將呈跳躍式成長，設備供應商明年將迎接好光景。 繼續閱讀..

不只 CoWoS！台積電 SoIC 夯，傳蘋果小量試產
作者 |發布日期 2023 年 07 月 31 日 11:55 |
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分類 Apple , 半導體 , 封裝測試

儘管半導體產業烏雲未散，AI 仍是一致看好的趨勢，台積電也為了客戶啟動 CoWoS 大擴產計畫。近日業界傳出繼 AMD 後，蘋果也小量試產最新 3D 小晶片堆疊技術 SoIC（系統整合晶片），規劃採 SoIC 搭配 InFO 封裝方案，預定 MacBook 使用，最快 2025~2026 年有機會看到終端產品問世。 繼續閱讀..

AMD 說明 3D 封裝技術，將改變晶片設計概念
作者 |發布日期 2021 年 08 月 23 日 18:00 |
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分類 IC 設計 , 封裝測試 , 晶圓

8 月 22~24 日舉行的 Hot Chips 33 半導體產業線上會議，處理器大廠 AMD 說明 3D 堆疊技術發展方向，分享旗下 3D V-Cache 的細節。AMD 表示，封裝選擇和晶片架構將決定產品性能、功率、面積和成本，AMD 稱為 PPAC。如果將發表和即將推出的產品納入，AMD 有多達 14 種小晶片設計封裝架構正在進行。

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台積 SoIC 明年投產，封測設備供應鏈動起來
作者 |發布日期 2021 年 06 月 03 日 11:15 |
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分類 封裝測試 , 晶圓 , 晶片

台積電 2021 年技術論壇 2 日落幕，總裁魏哲家會中宣布，「3DFabric」旗下最新成員 SoIC 預計 2022 年小量投產，同年底將會有 5 座 3DFabric 專用的晶圓廠。市場看好，隨台積電拓展先進封裝版圖，相關設備供應鏈可望雨露均霑，也將迎來業績爆發期。 繼續閱讀..

3D 封裝技術突破，促使代工封測廠積極投入研發
作者 |發布日期 2019 年 08 月 13 日 9:00 |
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分類 晶圓 , 晶片 , 零組件

針對 HPC 晶片封裝技術，台積電已在 2019 年 6 月日本 VLSI 技術及電路研討會（2019 Symposia on VLSI Technology & Circuits），提出新型態 SoIC（System on Integrated Chips）3D 封裝技術論文；透過微縮凸塊（Bumping）密度，提升 CPU / GPU 處理器與記憶體間整體運算速度。整體而言，期望藉由 SoIC 封裝技術持續延伸，並當作台積電於 InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）後端先進封裝之全新解決方案。 繼續閱讀..